研究者詳細 - 渡邊　実

MISC - 渡邊　実

分割表示 135 件中 121 - 135 件目／全件表示 >>

日高亮, 渡邊実, 小林史典

電子情報通信学会技術研究報告. RECONF, リコンフィギャラブルシステム : IEICE technical report 106 ( 246 ) 7 - 11 2006年9月

記述言語：日本語出版者・発行元：一般社団法人電子情報通信学会

我々は,光メモリであるホログラムにレーザー光を照射し,それによって得られる再構成データをVLSI部にパラレルに転送することでゲートアレイを高速に再構成できるデバイス,差分光再構成型ゲートアレイの研究を続けている.差分光再構成型ゲートアレイではゲートアレイをビット単位で再構成可能であり,これにより再構成時の照射bit数を削減できる利点がある.一方,ホログラムメモリは一般的に照射ビット数が少なくなると,ビット当たりの光量が増大する特性がある.この増大する特性を利用した光再構成の高速化,同再構成速度下における低消費電力化のアドバンテージを実験的に明らかにする.

日高亮, 渡邊実, 小林史典

電子情報通信学会技術研究報告. RECONF, リコンフィギャラブルシステム : IEICE technical report 106 ( 246 ) 1 - 5 2006年9月

記述言語：日本語出版者・発行元：一般社団法人電子情報通信学会

近年,半導体技術の進歩に伴い,製造チップの歩留まりは低下する傾向にある.一般に歩留まりとダイサイズはトレードオフの関係にあり,歩留まりを良くする為にダイサイズを大きくできない問題点がある.我々は,この改善のため,ホログラムを光メモリとして用い,光バスを使用して再構成データをパラレル転送できるデバイス,光再構成ゲートアレイを開発している.本稿では,パラレル転送がもたらすチップ製造不良への耐性,また、ホログラムメモリ単体の不良に対する耐性を実験的に示し,光再構成型ゲートアレイ全体の製造不良耐性を明らかにする.

CiNii Article

CiNii Books

researchmap

液晶ホログラムを用いた光再構成型ゲートアレイ

中田善之, 渡邊実, 小林史典

電子情報通信学会技術研究報告. RECONF, リコンフィギャラブルシステム : IEICE technical report 106 ( 246 ) 13 - 16 2006年9月

記述言語：日本語出版者・発行元：一般社団法人電子情報通信学会

近年,レーザ光源,光メモリ,ゲートアレイVLSIから構成され,高速な再構成が可能な光再構成型ゲートアレイが開発されている.我々は,この光メモリとして計算機ホログラムの一種である液晶ホログラムを用いた光再構成型ゲートアレイについて研究を進めている.本稿では,この液晶ホログラムを利用した新しい光再構成型ゲートアレイアーキテクチュアについて示す.

宮野元嗣, 渡邊実, 小林史典

電子情報通信学会論文誌. D, 情報・システム = The IEICE transactions on information and systems (Japanese edition) 89 ( 9 ) 1935 - 1942 2006年9月

記述言語：日本語出版者・発行元：社団法人電子情報通信学会

近年，光を用いることで，電気配線では実現不可能な高速な再構成を可能にした光再構成型ゲートアレーが開発されている．しかし，従来の光再構成型ゲートアレーでは再構成速度が16～20 μsであり，FPGA（Field Programmable Gate Array）に比べて高速ではあるものの，実装回路の動作クロックに近い高速再構成は実現されていなかった．また，頻繁な動的再構成に不可欠となる部分的な再構成が考慮されていなかった．我々は，実装回路の動作クロックに近い高速な再構成が可能で，かつ，任意の区画がビット単位で部分再構成可能な差分型光再構成ゲートアレー（ODRGA: Optically Differential Reconfigurable Gate Array）を提案している．本論文では，まずODRGAの概要，及び任意の部分再構成を可能にする差分型光再構成アーキテクチャを示し，高速光再構成を可能にする光再構成アーキテクチャを示す．そして，試作VLSIチップ単体でナノ秒の光再構成が可能であり，パルスレーザダイオードを用いた光学システムでは，システムレベルの光再構成として世界最高速である220 nsでの高速光再構成が可能であることを示す．そして，将来的に，光学部を改良することで，システムレベルでも，ナノ秒の高速光再構成が可能になることを明らかにする．

CiNii Article

CiNii Books

researchmap

その他リンク： http://hdl.handle.net/10228/4569

位相補間によるPLLの特性改善 : 位相補間回路の最適化

井上学, 小林史典, 渡邊実

電子情報通信学会技術研究報告. CAS, 回路とシステム 105 ( 504 ) 13 - 17 2006年1月

記述言語：日本語出版者・発行元：一般社団法人電子情報通信学会

一般にPLL(Phase Locked Loop)は, 入/出力信号の位相を立上りのタイミングで比較する. これに対し, 本研究では, 内部の高速クロックで駆動するカウンタにより入力信号の位相を補間・推定して1周期に何度も位相を比較することのできるPLLを開発し, ジッタ低減および応答性改善に有効であることを確認した. さらに、位相の補間・推定法とその回路構成を見直し, 1周期中の位相の比較回数を増やした場合にも回路規模や動作周波数の悪化を抑えることに成功した.

CiNii Article

CiNii Books

researchmap

複数のVCSELを用いたODRGAの再構成速度改善

宮野元嗣, 渡邊実, 小林史典

電子情報通信学会技術研究報告. ICD, 集積回路 105 ( 184 ) 67 - 70 2005年7月

記述言語：日本語出版者・発行元：一般社団法人電子情報通信学会

近年, 高速に再構成可能な光再構成ゲートアレイが開発されている.我々はこれまでの光再構成の機能に加えて, 任意の部分再構成を可能にする差分型光再構成ゲートアレイ(ODRGA)の開発を行っている.本稿では, まず任意の部分再構成を可能にする差分型再構成アーキテクチャを示す.次に今回実験で使用したゲートアレイVLSIの構造およびその仕様について示す.そして, Vertical Cavity Surface Emitting Laser(VCSEL)を複数用いてODRGA-VLSIチップに照射し, 再構成時間の改善を行った結果を示す.

CiNii Article

CiNii Books

researchmap

272ゲート規模ODRGA-VLSIの実装評価

志岐武宣, 渡邊実, 小林史典

映像情報メディア学会技術報告 29 ( 40 ) 61 - 65 2005年7月

PLLジッタ低減のためのオーバサンプリング位相比較器

井上, 小林史典, 渡邊実

電子情報通信学会ソサイエティ大会, 2005 19 - 19 2005年

光再構成型ゲートアレイの再構成回路の評価

藤目竜二, 渡邊実, 小林史典

電子情報通信学会技術研究報告. CPSY, コンピュータシステム 104 ( 476 ) 11 - 15 2004年12月

記述言語：日本語出版者・発行元：一般社団法人電子情報通信学会

近年,専用論理回路に近い性能を実現しながらも,その機能をプログラマブルに変えられる再構成可能デバイスが注目されている.そこで,光学メモリ,フォトダイオードを使用して,光による高速再構成を可能にした光再構成型ゲートアレイ(ORGA)を開発している.本デバイスには受光素子とその情報を保持する機能を含めた光再構成回路が必要となるが,その数は莫大となることから,光再構成回路の性能がVLSIシステム全体に影響を及ぼす.本稿では,ROHM社O.35μmCMOSプロセスを用いて,4タイプの光再構成回路の設計を行い,動作速度,実装面積,消費電力の3つの視点から比較評価した結果を報告する.

志岐武宣, 渡邊実, 小林史典

電子情報通信学会技術研究報告. CPSY, コンピュータシステム 104 ( 476 ) 5 - 9 2004年12月

記述言語：日本語出版者・発行元：一般社団法人電子情報通信学会

FPGAをベースとした再構成可能なプロセッサは、新たな計算パラダイムを開いている。しかし,ダイナミックに再構成する場合,その再構成時間は大きなオーバヘッドとなっていた.そこで,近年では,電気配線では実現不可能な高速再構成を可能とした差分光再構成型ゲートアレイの開発が進められている.本稿では,新しく設計した153ゲート規模の着分光再構成型ゲートアレイVLSIについて報告する.

CiNii Article

CiNii Books

researchmap

パルスレーザーを用いた差分型光再構成ゲートアレイ

宮野元嗣, 渡邊実, 小林史典

電子情報通信学会技術研究報告. CPSY, コンピュータシステム 104 ( 476 ) 1 - 4 2004年12月

記述言語：日本語出版者・発行元：一般社団法人電子情報通信学会

近年,再構成デバイスの1つとして,高速に再構成可能な光再構成ゲートアレイが開発されている.我々はこれまでの光再構成の機能に加えて,任意の部分再構成を可能にする差分型光再構成ダートアレイ(ODRGA)の開発を行っている.本稿では,任意の部分再構成を可能にする差分型再構成アーキテクチャを示し,試作したODRGA-VLSIチップの構造を示す.そして,パルスレーザーを用いてODRGA-VLSIチップに照射し,高速な再構成が可能であることを示す.

CiNii Article

CiNii Books

researchmap

0.18μmプロセスによる差分光再構成型ゲートアレイ

渡邊実, 小林史典

情報処理学会研究報告システムLSI設計技術（SLDM） 2004 ( 102 ) 61 - 66 2004年10月

記述言語：日本語出版者・発行元：一般社団法人情報処理学会

差分光再構成型ゲートアレイは，FPGA(Field Programmable Gate Array)の一種であるが，回路情報を電気的に書き込むFPGAとは異なり，光学的な書き込みを可能にしたデバイスである．これまでに0.35μmプロセスを用いた差分光再構成型ゲートアレイを開発済みであるが，本稿では，さらに高密度実装した0.18μm高密度差分光再構成型ゲートアレイの設計例について示す．この設計では7.82nm^2のチップに，4個の論理ブロック，5個のスイッチング・マトリックス，16ビットのI/Oビットを実装した．本稿では，再構成回路部，ゲートアレイ部の実装について述べ，受講部に関しては実験結果も示す．This paper presents the design of a high-density optically differential reconfigurable gate array (ODRGA using a 0.18μm - 5 Metal CMOS process technology. ODRGA is a type of Field Programmable Gate Arrays (FPGAs). However, unlike conventional FPGAs, ODRGAs are reconfigured optically using an external optical system. Although ODRGAs have already been fabricated using a 0.35μm - 3 Metal CMOS process technology, their gate-density remains unsatisfactory. For that reason, a new ODRGA-VLSI chip with four logic blocks, five switching matrices, and 16 I/O bits was fabricated on a 7.82mm^2 chip using more advanced process technology. This paper presents the detailed design of a fabricated ODRGA-VLSI chip, the optical reconfiguration circuit, the gate array structure, the CAD layout, and an ODRGA-VLSI chip mounted on an estimation board. This study also includes experimental results regarding the reconfiguration period.

CiNii Article

CiNii Books

researchmap

その他リンク： http://id.nii.ac.jp/1001/00027281/

差分光再構成型ゲートアレイに使用するダイナミック再構成回路

藤目竜二, 渡邊実, 小林史典

電子情報通信学会技術研究報告. ICD, 集積回路 103 ( 510 ) 7 - 10 2003年12月

記述言語：日本語出版者・発行元：一般社団法人電子情報通信学会

A new dynamic reconfiguration circuit for Optically Differential Reconfigurable Gate Arrays (ODRGAs) is proposed to reduce the area occupied by its reconfiguration circuit on a VLSI chip. A dynamic circuit technique is partially introduced into our previously proposed reconfiguration circut using a static technique and the implementation area of the circuit is reduced 42% compared with that of a static technique. This paper shows a new dynamic reconfiguration circuit, its layout for 0.35 um CMOS process, and HSPICE simulation results.

CiNii Article

CiNii Books

researchmap

有限な物理量を用いたニューラルネットワーク

渡邊実, 小林史典

電子情報通信学会技術研究報告. NC, ニューロコンピューティング 101 ( 735 ) 115 - 118 2002年3月

記述言語：日本語出版者・発行元：一般社団法人電子情報通信学会

本論文では、有限な物理量を用いたニューラルネットワークモデルの想起演算能力について報告する。ニューラルネットワークモデルの多くでは、ニューロンに与える信号とニューロンからの想起出力はポテンシャルとして扱い、工学的には理想電圧源で実現してきた。有限な物理量を用いたニューラルネットワークでは、この理想電圧源を有限な物理量の電圧源に置き換える。本モデルを用いた想起シミュレーションの結果について報告する。

CiNii Article

CiNii Books

researchmap

2P2-G08 FPGA に対するニューラルネットワークの最適実現法

外枦保崇, 渡邊実, 小林史典

ロボティクス・メカトロニクス講演会講演概要集 2002 115 - 115 2002年

記述言語：日本語出版者・発行元：一般社団法人日本機械学会

車の自動運転等の実現では, 高速な制御, 画像処理と変化する状況への対応が必要となる。Neural Network (NN) はそのような応用に適していると期待される。我々は有限な物理量を用い, 自己組織化と時系列処理を特徴とするNeural Network (NN) 研究を進めている。このモデルでは想起に繰り返し演算が必要になる為, ハードウエアによる高速化が必須である。本研究ではノイズに影響されない安定的な動作が期待でき, 最新のプロセスを利用できる点からディジタル方式のハードウエアを採用するが, 通常の実現では積和演算回路が大規模になる。そこで, ニューロンモデルのしきい値等の固定パラメータを再構成時のみ可変とすることで回路縮小と演算時間の短縮を行った。本発表では再構成システムを使った可変パラメータアーキテクチャーについて報告する。

CiNii Article

CiNii Books

researchmap

　前のページ - 次のページ　

<渡邊 実>

MISC - 渡邊 実

<渡邊　実>

MISC - 渡邊　実