研究者詳細 - 渡邊　誠也

論文 - 渡邊　誠也

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Total-ionizing-dose tolerance of an optically reconfigurable gate array VLSI

Kaho Yamada, Takeshi Okazaki, Minoru Watanabe, Nobuya Watanabe

The sixth International Forum on the Decommissioning of the Fulushima Daiichi Nuclear Power Plant 2022年8月

Optically reconfigurable gate array VLSI without any common signal

Sae Goto, Minoru Watanabe, Nobuya Watanabe

The sixth International Forum on the Decommissioning of the Fulushima Daiichi Nuclear Power Plant 2022年8月

Convolutional neural network implementation using Vitis AI 査読

Akihiko Ushiroyama, Minoru Watanabe, Nobuya Watanabe, Akira Nagoya

Proc. of the IEEE 12th Annual Computing and Communication Workshop and Conference (CCWC) 365 - 371 2022年1月

SMTプロセッサにおける命令発行時間に基づくフェッチポリシ査読

長江忠直, 植原陽平, 渡邊誠也

先進的計算基盤システムシンポジウム SACSIS2006 論文集 395 - 402 2006年

ヘテロジニアスな並列計算環境における最適な負荷割当査読

渡邊誠也

電子情報通信学会論文誌 J88-D-I ( 11 ) 1688 - 1695 2005年11月

担当区分：筆頭著者記述言語：日本語掲載種別：研究論文（学術雑誌）出版者・発行元：一般社団法人電子情報通信学会

性能の異なる計算機で構成されるヘテロな並列計算環境において並列プログラムを動作させる際, 各計算機への処理の割当がプログラムの実行速度に大きく影響する. 本論文では, ヘテロな環境で並列プログラムを実行させる際の最適な負荷割当を理論的に導く. ベースは, アムダールの法則として知られているモデルをヘテロな環境に拡張した非常に単純なモデルである. 並列プログラムに並列可能な部分と逐次処理が必要な部分が含まれており, その比率により最適な負荷割当が異なることを示す. また, 最適な処理分配を行った際の速度向上率と並列処理の効率を示す. 更に, 並列ベンチマークプログラムをヘテロな並列環境で動作させた際の実験結果を示し, 本論文の割当方法により単純な性能比での負荷割当に比べ性能向上が期待できることを示す.

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2線2相式非同期回路用FPGAアーキテクチャ査読

齋藤誠司, 渡邊誠也, 正木亮

電子情報通信学会論文誌 J86-D-I ( 2 ) 108 - 116 2003年2月

記述言語：日本語掲載種別：研究論文（学術雑誌）出版者・発行元：一般社団法人電子情報通信学会

本論文では動的再構成可能プロセッサを実装するための2線2相式非同期回路用FPGAアーキテテクチャを提案する.従来の非同期回路用FPGAは束データ方式に基づいたものが多く,2線2相方式に基づいたFPGAはあまり研究されていない.提案するFPGAは基本的な2線2相式非同期回路の実装を可能にしたものであり,タイミング制約がユーザやツールから隠蔽できるメリットがある.2線2双方式は使用する素子数が多いことが一つの問題点であるが,本研究ではLUTを2出力にする,論理ブロック内に配線を追加する,配線を2線1組にする等の2線2相方式の特質に合った構造を採用することにより,使用するLUTやスイッチの数を低減することができた.

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データ並列言語における通信最適化のためのコード移動手法査読

渡邊誠也, 湯淺太一

情報処理学会論文誌 40 ( 3 ) 1257 - 1266 1999年3月

データ並列言語における擬似ベクトル処理のための実行方式査読

渡邊誠也, 横山亮, 湯淺太一

情報処理学会論文誌:プログラミング 39 ( SIG1(PRO1) ) 34 - 42 1998年

担当区分：筆頭著者記述言語：日本語掲載種別：研究論文（その他学術会議資料等）出版者・発行元：一般社団法人情報処理学会

データ並列言語で用いられるデータの数は通常利用可能なプロセッサ数を大きく上回るため個々のプロセッサに対して複数のデータが割り当てられ繰り返しによりSIMD実行が実現される.この繰り返し実行はプログラムのコンテキスト制御を行うために単純な繰り返しではなくこれまでにいくつかの実行方式が提案されている.一方スカラプロセッサにおいてループ長の長い繰り返し実行の際に生じるキャッシュミスによる性能低下を防ぐ機構に疑似ベクトル処理機構がある.本論文ではデータ並列言語の実行方式について考察し疑似ベクトル処理に適する実行方式を提案する.また疑似ベクトル化の成功率を高めるループ分割方法を提案する.提案する手法をデータ並列C言語NCXの処理系に実装し並列計算機SR2201を用いて性能評価を行った.その結果本手法によりデータ並列言語で疑似ベクトル処理が利用可能となりプログラムの実行速度を向上できることを確認した.Since the number of data used in data-parallel programs is generally larger than the number of available processors, multiple data are allocated to each processor and the SIMD execution is realized by iteration. This iterative execution is not obvious because it requires context control of the program, and some execution control methods have been proposed. On the other hand, pseudo vector processing is a mechanism which prevents performance degradation caused by cache fault during execution of a long iteration on scalar processors. In this paper, we analyze execution methods of data-parallel programs and propose a method that is appropriate for pseudo vector processing. Furthermore, we present a loop partition technique which enables to promote pseudo vectorization. We implemented the proposed techniques on our language system for the data-parallel C language NCX and evaluated the performance by using a parallel computer Hitachi SR2201. The result of evaluation shows that the proposed techniques make it possible to use pseudo vector processing on data-parallel languages and to increase the performance of programs.

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その他リンク： http://id.nii.ac.jp/1001/00017034/

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