掲載種別：研究論文（国際会議プロシーディングス）  

We analyzed equivalent current source of cryptographic circuits implemented on a field programmable gate array (FPGA). The equivalent current source represented internal switching current behaviors in the cryptographic circuits during an Advanced Encryption Standard (AES) operation. In this work, the internal current was analyzed for extracting leakage functions and correlation coefficients from scatter diagrams of the Hamming Distance (HD) of AES intermediate values and the current magnitudes. The obtained leakage functions were confirmed a well-known assumption on the HD power model that magnitude of switching current due to transition of register states is proportional to HD of the register. The internal current was also investigated in terms of correlation with the HD model. Correlation coefficients increased as transforming the external power trace in the internal current because two types of noise were reduced by the transform; constant noise and overlap effect of successive rounds. The noise reduction inferred that the use of the internal current source would provide more precise verification of countermeasures.

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掲載種別：研究論文（国際会議プロシーディングス）  

This paper investigated about introduction of the burst pulse injection method standardized for immunity tests to a cryptanalysis using faulty ciphertexts. We investigated the potential of the burst injection method to induce faulty ciphertexts experimentally. Firstly, the standard burst pulse was injected through the power cable to a cryptographic module implementing the Advanced Encryption Standard (AES) on a field programmable gate array (FPGA). As a result, it was confirmed that the burst pulse injection might cause clock glitches on the module. Secondly, the clock glitch was varied in magnitude and timing by use of two pulse generators and transmitted to the AES circuit to clarify what types of clock glitch induce critical faulty ciphertexts suited for recovering the crypto-key successfully. Results confirmed that the clock glitch had potential to induce faulty ciphertexts when it exceeded the threshold and produced a clock interval shorter than the critical path delay in the target round. The two experimental results suggested that burst pulse injection to cryptographic modules through their power cables is a possible scenario of fault analysis attacks.

DOI： 10.1109/ISEMC.2014.6899067

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

我々は暗号IC内部で発生するスイッチング電流を等価電流源として同定している,内部等価電流源を調べることにより暗号ICのサイドチャネル攻撃に対する安全性を評価でき,効果的な安全設計実現を期待できる.本稿ではサイドチャネル攻撃対策を付加したAES回路と未付加の回路をFPGA実装し,暗号処理に伴って発生するスイッチング電流の情報漏洩源としての挙動を,内部等価電流源に基づき調べた.結果,レジスタ遷移より前に電流値の分散が小さくなる時間が存在し,その時刻において電流値と中間値HDとの相関が高くなり,情報漏洩が発生していることを確認した.内部等価電流源を利用することにより,暗号IC内部の情報漏洩源としての挙動をより詳細に分析できる可能性を示した.

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

非同期式パイプライン回路を設計する手法の一つとして,依存性グラフを用いた合成法が提案されている.この合成法は現実では起こりえない遅延変動も想定したQDI遅延モデルを採用しているため,回路規模が大きくなる問題があり,その解決策としてより現実的なSDI遅延モデルを採用し,最大遅延ループの性質を利用した規模縮小法が提案された.本稿では,最大遅延ループが複数ある場合にも適用できるようにこの手法を改良する.

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

近年,GPUを数値演算に用いるGPGPUの環境が整い,GPGPUを用いた暗号実装の研究が盛んに行われている.本稿では,ペアリング暗号のための拡大体上で乗算が効率よく行える循環ベクトル乗算アルゴリズムについて,素体の標数を256bitとしてGPUにより実装を行った.その中で,乗算剰余算を効率よく行うために,モンゴメリ乗算を適用した.NVIDIA GeForce GTX680への実装では,CPU(Core i7 3970X)に対して10倍以上遅いという結果になった.

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）   出版者・発行元：IEEE  

This paper investigated about introduction of the burst pulse injection method standardized for immunity tests to a cryptanalysis using faulty ciphertexts. We investigated the potential of the burst injection method to induce faulty ciphertexts experimentally. Firstly, the standard burst pulse was injected through the power cable to a cryptographic module implementing the Advanced Encryption Standard (AES) on a field programmable gate array (FPGA). As a result, it was confirmed that the burst pulse injection might cause clock glitches on the module. Secondly, the clock glitch was varied in magnitude and timing by use of two pulse generators and transmitted to the AES circuit to clarify what types of clock glitch induce critical faulty ciphertexts suited for recovering the crypto-key successfully. Results confirmed that the clock glitch had potential to induce faulty ciphertexts when it exceeded the threshold and produced a clock interval shorter than the critical path delay in the target round. The two experimental results suggested that burst pulse injection to cryptographic modules through their power cables is a possible scenario of fault analysis attacks.

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記述言語：英語   掲載種別：研究論文（国際会議プロシーディングス）   出版者・発行元：IEEE  

We analyzed equivalent current source of cryptographic circuits implemented on a field programmable gate array (FPGA). The equivalent current source represented internal switching current behaviors in the cryptographic circuits during an Advanced Encryption Standard (AES) operation. In this work, the internal current was analyzed for extracting leakage functions and correlation coefficients from scatter diagrams of the Hamming Distance (HD) of AES intermediate values and the current magnitudes. The obtained leakage functions were confirmed a well-known assumption on the HD power model that magnitude of switching current due to transition of register states is proportional to HD of the register. The internal current was also investigated in terms of correlation with the HD model. Correlation coefficients increased as transforming the external power trace in the internal current because two types of noise were reduced by the transform; constant noise and overlap effect of successive rounds. The noise reduction inferred that the use of the internal current source would provide more precise verification of countermeasures.

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記述言語：日本語   出版者・発行元：一般社団法人エレクトロニクス実装学会  

バルク電流やバーストといった外乱注入により発生した暗号FPGAの誤動作に関して考察した。特に発生した誤動作の直接原因がクロックグリッチの場合について、まず、外乱によりFPGAのクロック配線にグリッチが重畳することを実験により検証した。次に、発生した誤動作をグリッチ付クロックをFPGAに直接与える構成において再現し、回路動作とグリッチの関係を検証した。以上の実験結果に基づき、外乱によりクロックグリッチが発生した場合の誤動作発生機構、および評価環境における誤動作発生確率を示した。

DOI： 10.11486/ejisso.28.0_63

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

非同期式制御回路の合成のための依存性グラフのパイプライン化アルゴリズムは既に提案されているが,このために複製されたセレクト及びマージの頂点数が多数存在するので,しばしば,パイプライン化依存性グラフの構成が複雑になる.本論文では,複製された頂点のうち冗長な組を単一化することによる依存性グラフの簡単化手法を提案する.まず,基本操作の頂点におけるトークン移動の並列性を損なうことなく,複製されたセレクト及びマージの頂点が単一化できる条件を導出している.次に,この条件を有限オートマトンの等価性により判定する方法を明らかにしている.最後に,この手法によりパイプライン化依存性グラフにおけるセレクト及びマージの頂点数を最小化するための手続きを与えている.

DOI： 10.1587/transinf.E95.D.1206

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

著者らは標数と拡大次数に対して柔軟に対応できるような拡大体上乗算アルゴリズムとして,循環ベクトル乗算アルゴリズム(CVMA)を提案している.CVMAをハードウェア実装するために,SITA2010にて根角らは2重ループを1重ループ構造に改良したが,その実装には多くのメモリを使用するという問題点が生じている.そこで本稿では,その改良されたCVMAをより省メモリで実装する方法を提案する.

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

本論文では,依存性グラフで与えられた非同期式プロセッサの仕様をもとに,パイプライン化された依存性グラフを生成するパイプライン化アルゴリズムの正当性と完全性を検証している.正当性については,アルゴリズムの適用によって計算結果の等しい等価な依存性グラフが生成されることをアルゴリズムの正当性と定義し,いくつかの中間的なグラフを導入して,等価性の推移律により証明している.完全性については,仕様上並列化してはならない依存性グラフ上の頂点対を明確にした上で,これら以外の頂点対がすべて並列化されることをアルゴリズムの完全性と定義し,動的な並列動作を静的に表現するためのグラフを導入することにより証明している.

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

著者らは,拡大体上の汎用的な乗算アルゴリズムとして,循環ベクトル乗算アルゴリズム(Cyclic vector multiplication algorithm:CVMA)を提案してきた.最近,GrangerらがMinimal Redundancy Cyclotomic Primes(MRCPs)を考案し,これを法とする整数乗剰余算にCVMAが活用できることを示した.本稿では,MRCPsの条件を詳細化するとともに,それに基づいてCVMAを利用したMRCP乗算アルゴリズムについても詳細化する.

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

大学や企業にとって,ソフトウェア資産の厳格な管理と適正な使用は社会的責務の一つである.本研究室においても,定期的にソフトウェア資産の調査を行って結果を大学に提出しているが,その方法は効率が悪く,誤りも混入しやすい.そこで本研究では,LAN内で効率的に誤りなくソフトウェア資産調査と管理を行うことのできるWebアプリケーションを設計し開発する.提案システムでは,研究室の各構成員がWebブラウザからシステムにログインし,PC情報とインストール済ソフトウェアの情報を登録する.また,これらの情報を手動で調べることによる手間と誤りを削減するために,ワンクリックで自動調査と登録を済ませられる機能などを実装した.開発したシステムを用いて,研究室の構成員によるソフトウェア資産調査を行い,評価アンケートを実施した結果,ユーザ・インタフェースの改善の余地はあるものの,提案システムの有用性が評価された.

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

近年,計算機資源利用の効率化,システム管理の容易化などの利点から,サーバ構築に仮想化技術が用いられている.また,仮想サーバを用いたサーバクラスタシステムの構築手法も提案されている.本稿では,仮想化技術を用いた安全でスケーラブルなWebサーバシステムを提案する.提案システムでは,プラットフォームおよびシステム内データ通信路の安全性を確保するため,SSL認証による各Webサーバホストの正当性検証と暗号化通信を実現する.また,システム管理を容易とするために,システム管理ツールの採用により,OS,Webサーバなど実行環境の自動更新機能を実現する.システム管理ツールPuppet,システム監視・管理ライブラリRuby SNMP,仮想マシンモニタXenを用いて提案システムの実装を行った.本システムの評価実験の結果,短時間でWebサーバシステムの拡張が可能であることが明らとなった.

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

本論文では依存性グラフによるパイプラインの仕様から非同期式パイプライン制御回路を構成する方法を提案している.そのために,依存性グラフの各ノードを制御モジュールとして実現し,これを依存性グラフのノード接続関係に従って制御チャネルによって接続するという方針を採用している.制御チャネルの実現方法として,非ゼロ復帰型とゼロ復帰型の2種類を検討し,それぞれの場合の各制御モジュールの入出力仕様を発見的に信号遷移グラフで記述した後,petrifyにより論理合成を行っている.また,2種類の制御モジュールセットの比較により,遅延ではゼロ復帰型が,回路量と消費電力では非ゼロ復帰型が有利であることを示す.

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

本論文では制御フローグラフの一種である依存性グラフを用いた非同期式プロセッサ設計のためのパイプライン合成手法を提案している.本手法では,まず,CHP形式で与えた仕様をシーケンシャルな依存性グラフで表現し,これを実行順序制約のあるマイクロ操作(基本操作)対のみの実行順序を表す最小依存性グラフ集合に変換する.次に,最小依存性グラフからパイプライン化依存性グラフを合成する.本合成法によれば,Teifelらが提案している合成手法に比べて,データパスにおけるレジスタ数が大幅に軽減できる.

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

本研究グループでは,VNC (Virtual Network Computing)を多数のクライアントが接続する環境で使用する場合に生じるネットワーク・CPU負荷の増加とクライアント間の識別の問題を解決する手段としてVNCプロクシを開発している.本稿では,実環境での実験を通して,VNCプロクシのネットワーク負荷分散性能を評価する.実験ではネットワークのトポロジを考慮してプロクシを配置し,転送量と遅延を測定する.実験結果から,プロクシを用いたことによる大きな遅延も無く,ネットワーク負荷を分散できていることを確認した.

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

本論文では制御フローグラフの一種である依存性グラフを用いた非同期式プロセッサ設計のためのパイプライン合成手法を提案している。本手法では、まず、CHP形式で与えた仕様をシーケンシャルな依存性グラフで表現し、これを実行順序制約のあるマイクロ操作(基本操作)対のみの実行順序を表す最小依存性グラフ集合に変換する。次に、最小依存性グラフからパイプライン化依存性グラフを合成する。本合成法によれば、Teifelらが提案している合成手法に比べて、データパスにおけるレジスタ数が大幅に軽減できる。

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

VNC(Virturl Network Computing)はインターネットを介してサーバのデスクトップ画面を手元のクライアントに表示し,その遠隔操作を可能にするアプリケーションである.VNCでは,クライアント数に比例してサーバからの転送量が増加すること,クライアントごとにサーバの操作権限を割り当てることができないといった問題点がある.これらの問題点は特に多数のクライアント間でVNCを利用する場合に顕著となる.そこで,本論文ではこれらの問題点の解決法として,VNCプロクシを提案する.本VNCプロクシでは,前者にはデスクトップ画面情報の中継処理を行うことでネットワーク負荷を分散し,後者にはパスワードによるクライアントごとの操作権限制御を行う.

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

本論文では,動画像に対する高速アフィン変換手法について述べる.この手法では,並列データパスとデータバッファのためのローカルメモリとを備えたDSPの利用を前提としている.アフィン変換は,水平方向と垂直方向とに分解して得られる2つの連続した1次元処理として実行される.主メモリ(MM)およびローカルメモリ(LM)は,この処理を高速化するために,それぞれ,動画像をフレーム単位で格納するリングバッファ構成およびフレーム画像を部分画像単位で格納するリングバッファ構成で利用される.並列データパス数は,MM-LM間における(フレーム画像の)部分画像の転送時間とそれに対する(並列データパスによる)内挿処理時間とがほぼ等しくなるように選ぶことが望ましい.実験の結果,本手法によるアフィン変換の処理速度が従来法の約5倍となることを確認している.

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掲載種別：研究論文（学術雑誌）  

DOI： 10.1002/scj.20136

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記述言語：英語   掲載種別：研究論文（学術雑誌）   出版者・発行元：SCRIPTA TECHNICA-JOHN WILEY & SONS  

In this paper, the authors propose a multiwindow system that can smoothly execute window operations such as moving, resizing, or scrolling by using a combination of a drawing-time composition method and display-time composition method. Memory for storing the image of the window for which the window operation is to be performed (operation target window) and memory for storing a composite image of all other windows generated by a drawing-time composition method are both established in this system. The image that is displayed on the actual screen is obtained by using a display-time composition method to combine images that were read in parallel from both of these memories to generate the multiwindow image. The authors performed a trial experiment using a 640-pixel by 480-pixel display device to verify that no flicker appeared on the display screen when updating the operation target window. From the results of this trial experiment, they suggested that smooth window operations probably can also be executed for a 1280-pixel by 1024-pixel display device. (C) 2004 Wiley Periodicals, Inc.

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記述言語：日本語   出版者・発行元：一般社団法人情報処理学会  

本論文では,依存性グラフと依存関係の組で与えた仕様から,非同期式プロセッサのパイプライン制御回路を合成する手法を提案している.この手法により,依存性グラフと依存関係にしたがって各ノードに対応する制御モジュールを適宜ハンドシェーク接続するだけで制御回路を実現させることができる.特に,制御の流れを稼働相と休止相に分け,それらを並列に動作させることにより,パイプラインの高速化を図っている.また,この手法により,従来の手法よりもハードウェア量が小さくなると考えられる.

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

本論文では,依存性グラフと依存関係の組で与えた仕様から,非同期式プロセッサのパイプライン制御回路を合成する手法を提案している.この手法により,依存性グラフと依存関係にしたがって各ノードに対応する制御モジュールを適宜ハンドシェーク接続するだけで制御回路を実現させることができる.特に,制御の流れを稼働相と休止相に分け,それらを並列に動作させることにより,パイプラインの高速化を図っている.また,この手法により,従来の手法よりもハードウェア量が小さくなると考えられる.

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

本論文では、非同期式プロセッサのスループット向上のためのパイプラインを自動的に合成する手法を提案する。この手法によれば、仕様をプロセッサ内の演算(基本操作)間の依存関係の集合として与えることによって、非同期式プロセッサにおける基本操作の処理手順を表現したパイプライン化依存性グラフを得ることができる。本論文は、条件分岐のない仕様のみを対象とする。

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掲載種別：研究論文（学術雑誌）  

DOI： 10.1002/scj.10709

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

本論文では,超伝導量子干渉素子(SQUID:Superconducting QUantum Interference Device)のもつ二つのしきい値を積極的に利用した超伝導論理回路の構成法を提案している.ここではまず,複数の入力をもつSQUIDの入出力特性が2しきい値論理関数として表現できることを示している.次に,すべての入力電流の重みが等しく,かつ,ジョセフソン接合の特性を変更することなくしきい値を変更できるようなSQUIDの構成を示している.各入力への重み付けは人力電流値ではなく内部インダクタンスの値の調整によって行い,SQUIDのしきい値の変更は付加した一つの人力に与えた定電流の値によって行っている.最後に,このSQUIDを用いて2〜4変数論理関数を実現した場合,一つのSQUIDで実現可能な論理関数の数が従来に比して大幅に増加し,しかも,動作領域もさほど低威しないことを明らかにしている.

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

本論文では,冠循環における自動調節機能をモデル化し,拍動時における冠循環血流動態の解析を行っている.自動調節機能は,冠動脈平均圧が変化した場合でも,細動脈の平均血流量が心筋内の酸素消費量で決まるほぼ一定の値となるように,血管トーヌスに対応する血管特性の一部を制御することにより実現している.ここではこの機能を既存の3層冠循環血流動態モデルに組み込んだ上で,冠動脈圧波形の形状が正常な場合と収縮期高血圧となる場合の細動脈血流動態をシミュレーションによって解析している.

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その他リンク： http://search.jamas.or.jp/link/ui/2004070791

記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

本論文では,描画時合成方式と表示時合成方式とを併用することにより,移動,リサイズ,スクロール等のウィンドウ操作をスムーズに実行することのできるマルチウィンドウシステムを提案している.このシステムには,ウィンドウ操作の対象となるウィンドウ(操作対象ウィンドウ)の画像を格納するためのメモリと,他のすべてのウィンドウの画像を描画時合成方式により合成した画像を格納するためのメモリとが設けられている.実画面に表示される画像は,両者のメモリから並列に読み出した画像を表示時合成方式によりマルチウィンドウ合成して得られる.640画素×480画素の表示装置を対象とした試作試験により,操作対象ウィンドウの更新に際して,表示画面上にちらつきが現れないことを確かめた.また,この試作試験の結果から,1280画素×1024画素の表示装置に対しても,スムーズなウィンドウ操作の実行が可能であろうことを示唆した.

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

本論文では,冠循環における自動調節機能をモデル化し,拍動時における冠循環激流動態の解析を行っている。自動調節機能は,冠動脈平均圧が変化した場合でも,細動脈の平均血流量が心筋内の酸素消費量で決まるほぼ一定の値となるように,血管トーヌスに対応する血管エラスタンスの一部を制御することにより実現している。冠循環血流動態はこの機能を既存の3層冠循環血流動態モデルに組込んだ上で,シミュレーションによって解析している。

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その他リンク： http://search.jamas.or.jp/link/ui/2003184015

掲載種別：研究論文（国際会議プロシーディングス）   出版者・発行元：IEEE Computer Society  

DOI： 10.1109/FPGA.2003.1227248

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その他リンク： https://dblp.uni-trier.de/db/conf/fccm/fccm2003.html#KagotaniS03

記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

本論文では, エッジトリガ型CMOS D フリップフロップ(以下, DFFと略記)のカスケード接続により構成されるシンクロナイザを対象に, メタステーブル動作に基づく誤動作の評価式を与えている.まず, カスケード接続の段数(以下, 単に段数という)が1のシンクロナイザを対象に, DFFの二つの入力が変化する時刻の差とDFFの伝搬遅延時間との関係を利用して, クロックパルスの周期, DFFに内臓されるMOSFETのプロセスパラメータ等の4種の設計パラメータを変数とする関数として評価式を導出している.次に, この評価式2以上のシンクロナイザに拡張している.全体の性能に対する初段を除く各段の寄与分を, 2段目以降のDFFの入力波形と初段のそれとの相違に応じて, 段数1の評価式を修正することにより表現している.そして, 段数2以上のシンクロナイザに対する評価式を, 各段の寄与分の積として与えている.最後に, この評価式に含まれる係数は, 部分的な設計パラメータ値の組合せに対して決定されている.更に, この評価式が, 他のパラメータの値の組合せに対しても, たかだか5%程度の誤差で評価指数の値を算出できることを示している.

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掲載種別：研究論文（国際会議プロシーディングス）   出版者・発行元：ACM  

DOI： 10.1145/370155.370439

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その他リンク： https://dblp.uni-trier.de/db/conf/aspdac/aspdac2001.html#KagotaniON01

記述言語：日本語  

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掲載種別：研究論文（学術雑誌）  

DOI： 10.1002/(SICI)1520-684X(200007)31:7<75::AID-SCJ9>3.0.CO;2-P

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掲載種別：研究論文（学術雑誌）  

DOI： 10.1002/(SICI)1520-684X(200003)31:3<20::AID-SCJ3>3.0.CO;2-5

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

本研究では, エッジトリガ型CMOS D フリップフロップ(DFF)のカスケード接統により構成されるシンクロナイザを対象に, メタステーブル動作にもとづく誤動作に対する性能評価式を導出している. シンクロナイザの性能評価指数(誤動作の時間間隔の平均とその分散)は, クロックパルスの周期とデューティー比, カスケード接続の段数, DFFの特性, 同期化の対象となる入力の反転頻度(入力反転頻度)に依存する. ここでは, まず, これら5種のパラメータの評価指数に対する影響を定性的に検討し, これらのパラメータが, クロックパルスの周期とカスケード接続の段数, DFFの特性とクロックパルスのデューティー比および入力反転頻度という比較的独立性の高い3つのグループに分けられることを示している. 次に, 各グループ毎に評価指数に対する影響を定量的に解析し, これらの結果を統合することにより, 評価指数の算出式を導出している. この算出式の妥当性を検討した結果によれば, 本研究の算出式を用いることにより, 高々7%程度の誤差で, 評価指数を算出することができる.

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

本論文では, 回路で利用可能な演算器数の制約を課した上で, 同期式回路のスケジューリング法をCDFGに適用した結果を仕様として, 極力実行時間の短い非同期式回路を合成するための依存性グラフ作成法を提案する. まず, 本方法では, 演算器の共有による演算の実行順序制約が極力増加しないように, 各演算に演算器を割り当てる. 特に, 仕様に条件分岐が含まれる場合は, その分岐確率も考慮に入れる. 次に, この割当て結果から, 各演算間の実行順序制約とグラフの整合性を考慮しつつ, ハードウェアに直接マッピング可能な依存性グラフを生成する. 実験結果から, 実際のディジタルフィルタの仕様及びランダムに生成された仮想的な仕様のいずれにおいても, 提案法が有効に機能することが明らかになった.

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

本論文では, 直流電源で動作する競合処理用ジョセフソンフリップフロップを提案している. このフリップフロップは, 直流電源で動作する既存のジョセフソンフリップフロップにラッチアップを回避するためのSQUIDゲートと正帰還路とを付加することにより構成される.

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

本研究では, 2種類の変換手順に基づいて長方形動画像をアフィン変換するアフィン変換器の構成法を提案している.本変換器は, 1フレーム分の画像を2フレームの時間でアフィン変換できる同一構造の機能ブロックを二つ並列に接続した構成をもち, それぞれは2種類のモジュールの組み合わせからなる.また, これらのモジュールの構成例も示している.特に, モジュール内では, 2種類の手順に対応するために複雑なアドレスの生成が必要となるが, 比較的単純な回路で構成できることも示している.このアフィン変換器は, 従来のものに比して, 動作速度を落とすことなくハードウェア量が減少している.

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

本論文では, エッジトリガ型CMOS Dフリップフロップ(EDFF)とマスタスレーブ型CMOS Dフリップフロップ(MDFF)を対象に, メタステーブル(MS)動作の軽減法を組織的に検討している.まず, 計算機シミュレーションの結果から, EDFFとMDFFに内蔵される各フリップフロップ(FF)のMS動作発生機構を三つのタイプに大別し, この結果を利用してMS動作の軽減方針を示している.次に, これら三つのMS動作の一つをしきい値差法(FFのしきい値電圧と後続する素子のそれとに差を設け, MS動作の伝搬を阻止する方法)により完全に抑制し, 残りの二つをフィードバック法(付加的フィードバックによりMS動作持続期間を短縮する方法)により軽減するという統一的なMS動作軽減策を与えている.また, これらの方法を施す際に用いる回路の一部についても新たに提案している.最後に, 上述したMS動作軽減策により, EDFFとMDFFいずれにおいても, 入力位相差(クロックパルスの変化時刻と入力の変化時刻との差)に対するMS動作持続期間の増加割合が約1/4に, MS動作が生起する入力位相差の範囲が約1/3に低減されることを計算機シミュレーションによって示している.

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

非同期式論理回路のタイミング検証法として, 信号変化が生起するための条件を外部入力変化時刻や素子遅延に関する連立1次不等式で表し, その解の存否判定を行うという方法が提案されている.本論文ではこの解の存否判定高速化のために, シンプレックス法による判定過程において上述の連立1次不等式の係数行列の変換が繰り返されても, 行列要素が常に0, ±1に保たれることを明らかにし, この性質を利用するシンプレックス法の高速化法を提案している.また, いくつかの条件判定について比較を行い, 本方法が, 他の高速判定法と同程度にまでシンプレックス法を高速化していることを示している.

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

シンクロナイザにおいては, 内蔵されるフリップフロップのメタステーブル動作に起因した誤動作が生起し得る.本論文では, この種の誤動作を統一的かつ高速に評価できる方法を提案している.まず, 統一的な評価を可能とするために, 非同期的な入力の変化時刻と同期式システムのクロックパルスの変化時刻とを比較・保持する機能をもつセルのカスケード接続により, シンクロナイザを構成している.次に, クロックパルスの変化時刻近傍での各セルの入力の振舞を表す3種の動作モードの1次元配列によりシンクロナイザの状態を表し, 状態推移を解析することにより, この状態推移が単純マルコフ連鎖であることを示している.また, メタステーブル動作に関連する状態推移確率については, 計算機シミュレーションにより比較的短時間で算出でき, 他のものについては解析結果から直ちに算出できることを示している.最後に, これらの解析結果を用いて, 誤動作発生間隔の平均(MTBF)と分散の算出式を状態推移確率の関数として与えると共に, これによる誤動作の評価例を示している.この結果によれば, 評価のための所要時間が, 既存の方法に比して, 大幅に短縮できる.

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

本論文では, 長方形動画像のための1アフィン変換法を提案している。この方法では, 入力された長方形動画像の各フレームを小正方形部分画像に分割し, これらを別々のメモリに格納した上で, 各部分画像に対して90度回転と1次元の幾何学変換とを交互に2回繰り返すことによってアフィン変換を実行している。この方法に基づくアフィン変換器の実現可能性については, 90度回転および1次元の幾何学変換のそれぞれに対応して2種類の機能モジュールを設け, これらの組合せとして構成したブロック図を与えることによって示している。また, 部分画像の適度なサイズの算出法と, 分割に伴うメモリ動作速度の緩和の程度についても明らかにしている。この方法ほ, 2種類の機能モジュールの組合せを変更するだけで, 異なるサイズの動画像に対しても容易に適用できる。

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

本論文では、CDFGによって与えられた動作仕様をもとに、演算器数の制約の範囲内で、極力実行時間の短い非同期式回路を合成するための依存性グラフ作成法を提案する。本方法では、まず、与えられたCDFGに対して、同期式回路のスケジューリング法を適用する。そして、その結果を利用して、演算間の実行順序関係を極力削減するように、すなわち、演算器の共有による待合せがなるべく生じないように、演算器を割当てる。このとき、条件分岐が含まれる場合は、その分岐確率も考慮に入れる。次に、この割当てによって得られた共有関係をCDFGに付加した上で、グラフの整合性を考慮しながら、ハードウェアに直接マッピング可能な依存性グラフを生成する。

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

ディジタル動画像のアフィン変換は, 90度回転(RR)とX軸方向の1次元アフィン変換(XT)とを, この順に2回行うことにより実現できる. 本研究では, このためのRRとXTの機能を, 機能メモリモジュールの配列とその行ごとに設けた内挿モジュールにより実現する方法について述べる. 機能メモリモジュールはDRAM構造の低速2次元メモリセルアレーとその入出力側に付加したラインバッファを有する. そして, 内蔵された特殊なアドレス生成器による制御と内挿モジュールとの協調によって, 動画像の各フレームごとに, 正方形部分画像のRRとXTを並列に実行する. 機能メモリモジュールの最適規模は主としてDRAMセルの速度により決まる.

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依存性グラフは, 条件分岐, ループ, 複雑な並列動作などを含むシステムを記述するための道具であり, 容易に2相式非同期回路に変換することができる. しかし, アービタによる相互排他処理機能を表現できないという問題があった. 本論文では, これを解決するため, 依存性グラフの拡張として, 相互排他処理機能を表すノードの追加を提案する. また, このノードからマッピングされる2相式非同期回路ブロックとして, 非同期式アービタとQモジュールによる構成を示す. 更に, 自掃モジュールによる高速化手法を適用できるように, 付加回路の挿入場所を決定するための競合関係を再定義する. 最後に, 相互排他処理機能を含むシステムの例として, 割込み制御システムと複数資源共用システムの記述と実現を示す.

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

プロセッサ等のシステムの仕様を記述した依存性グラフから、回路プロックのネットワークへのマッピングによって、容易に非同期式回路が実現できる。しかし、このような手法では、与えられた仕様からパイプラインのための非同期式回路を合成することはできない。本論文では、処理の繰り返し実行を表現した依存性グラフをパイプライン表現に変換することのできるアルゴリズムを提案する。本アルゴリズムによれば、(1)すべてのバイプライン動作可能な処理の対を探索し、(2)これらの対を結ぶパスにパイプライン化変換というグラフ変換をほどこすことによって、パイブライン化された依存性グラフが得られる。

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

非同期式回路のタイミング検証法として,検証対象の信号変化が生起するための条件を外部入力変化時刻や素子遅延に関する連立一次不等式で表し,その解の存否をシンプレックス法により判定するという方法が提案されている.本稿ではこの種の検証の高速化のために,シンプレックス法において上述の連立一次不等式の係数行列の変換が続り返されても,行列要素が常に0,±1に保たれることを明らかにし,この性質を利用したシンプレックス法の高速化法を提案している.本方法を比較的規模の大きい係数行列に適用したところ,検証時間が従来法の十数分の一に短縮されるという結果が得られている.

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本稿では、依存性グラフを用いた非同期式プロセッサの合成手法において、より高速化されたプロセッサを得る手法を提案する。従来の依存性グラフではレジスタ間での値の転送をマイクロ操作と呼び、これを処理の最小単位として考えていた。本手法では従来のマイクロ操作における処理を、レジスタから値を読み出し組み合わせ回路で演算を行う部分と演算結果をレジスハニ書き込む部分の2つに分割し、分割したそれぞれの処理間での依存関係に基づいてグラフを並列化することによって処理の高速化を行う。また、本手法による高速化に伴う回路量の増加はほとんど起こらない。

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

非同期式回路は、超高速プロセッサの実現に有効なアプローチとして期待され、その多くの設計法が研究されている。その一つとして、籠谷らは、依存性グラフによってプロセッサの動作仕様を与え、そのグラフの各ノートから回路ブロックへ直接マッピングすることによって非同期式回路を得る手法を示した。しかし、複数の操作を直列に配置した依存性グラフからは、たとえそれらに依存性が存在しなくても、直列に実行する回路しか生成されないという問題がある。同期式回路設計においては、同種の問題を、仕様によって与えられた操作間の依存性を解析することにより、コントロールデータフローグラフの(CDFG)を構築し、利用できる資源の範囲内で並列な動作を可能にするという設計方法が提案されている。しかし、CDFGは、ある一定数のクロック信号の後には、操作が確実に完了しているという前提を利用した構造になっているため、遅延時間の予測できない非同期式回路にはそのまま適用することができない。そこで本稿では、非同期式回路にマッピング可能という性質を保持したまま、依存性グラフに一つの変換規則を繰り返し適用することによって、徐々に並列性を高めていくという、並列化アルゴリズムを提案する。

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掲載種別：研究論文（学術雑誌）  

DOI： 10.1002/scj.4690270504

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

本報告では、ウィンドウの移動、リサイズ、スクロールの各々の連続的な実行(以下、連続的操作と呼ぶ)を、少ないハードウェア量でスムーズに行うことのできるマルチウィンドウ合成方式を提案している。連続的操作の対象となるウィンドウの画像を1つの画像メモリに、他のすべてのウィンドウの画像を描画時合成方式の原理に従って別の画像メモリにそれぞれ格納し、さらに、両者から並列に読み出した画像を表示時合成方式の原理に従って合成している。ここでは、特に、2種類のDMA転送を利用して、2つの画像メモリへのCPUからの画像の転送量を軽減することにより、連続的操作の対象となるウィンドウを変更するための所要時間を低減している。

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

依存性グラフは、条件分岐、ループ、複雑な並列動作などを含むシステムを記述するための道具であって、容易に2相式非同期回路に変換することができる。しかし、アービタによる相互排他処理機能を表現できないとう問題があった。本論文では、これを解決するため、依存性グラフの拡張として、相互排他処理機能を表すノードの追加を提案する。また、このノードからマッピングされる2相式非同期回路ブロックとして、非同期式アービタとQモジュールによる構成を示し、さらに、自掃モジュールによる高速化手法を適用するために、付加回路の挿入場所を決定するための競合関係を再定義する。最後に、相互排他処理機能を含むシステムの例として、割り込み制御システムと複数資源共用システムの記述と、その実現を示す。

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

2相式非同期回路は,稼働相と休止相の交互の繰返しによってデータパスを制御する.このような2相の制御はMartinのQモジュールを用いたハンドシェークによって実現でき,制御回路の構成が容易となる.しかしその反面,稼働相とほぼ同じ時間を消費する休止相が直列に実行されるため,回路動作速度では非常に不利であった.本論文では,休止相の実行中に次段の稼働相の開始を可能とする自掃モジュール(ASM)の使用を提案する.基本操作間の依存関係に応じて休止相の開始や完了を確認する回路を付加することにより,どの基本操作も自掃モジュールを使用して並列性を高めることができる.更に本手法の効果を単純な乗算回路のシミュレーションによって評価した.その結果,ゲート数を増加させることなく58%の速度向上が確認された.

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

クロック信号を用いない非同期式回路が、現在の同期式回路の様々な問題点を解決するものと期待され、盛んに研究されている。籠谷らは、依存性グラフによってプロセッサの動作仕様を与え、そのグラフの各ノードから回路ブロックへ直接マッピングすることによって非同期式回路を得る手法を示した。しかし、この手法では調停動作が表現できないため、割込みなどの機能を実現できない。そこで本稿では、依存性グラフの拡張による調停動作の表現方法と、その記述から回路へのマッピング方法を提案する。

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掲載種別：研究論文（学術雑誌）  

DOI： 10.1002/scj.4690260402

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

従来,認識されてきた非同期式回路の有用性が,近年の論理素子の高速化に伴い再び注目を集めている.本論文では,論理素子遅延や配線遅延の上限が予測できないという厳しい遅延仮定のもとに,非同期式回路を合成する基本的な手法を提案する.本手法は,レジスタ間の転送や演算といった基本的な操作の間に成り立つべき依存関係を仕様とし,それを信号遷移の因果関係に直接写像することによって非同期式回路を実現する.具体的にはまず基本操作間の依存関係からなるグラフを仕様として与える.この依存性グラフから正しく回路が合成できるための条件としてsafenessなどを定義する.次にこれをもとに,その機能ノードを対応した回路素片に置換し,これらを接続することで制御回路を合成する.この制御回路はハンドシェークによって2相方式でデータパス部の制御を行う.本手法は,並列性を仕様中に容易に記述でき,論理合成のコストが低いという特徴がある.

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

本稿では修正DIモデルに基づいて設計された非同期式汎用プロセッサであるTITACの構成と設計,評価について述べる.このTITACは非同期式システムが設計・製作可能であることの実証と,遅延非依存性や消費電力等に評価のために作成された評価用プロセッサである.そのためTITACは2つの制御回路を持つ事を除けば非常に簡単なアーキテクチャである.このTITACを特徴づける2つの制御回路は,結線論理制御回路とマイクロプログラム制御回路という全く異なる設計法で設計されている.

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掲載種別：研究論文（学術雑誌）  

DOI： 10.1109/54.282445

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記述言語：日本語   出版者・発行元：一般社団法人電子情報通信学会  

非同期式回路のデータパスを稼動相と休止相の2相で動作させる場合に、次の動作に進む前に本来の機能ではない休止相の完了を待つことは無駄である。本稿では休止相を待たずに次に進むことを許す基本制御モジュールを提案し、従来の制御モジュールをこれに置換することによる高速化を議論する。単純な置換ができない箇所は、依存性グラフの解析により明らかになる。このような箇所においても、付加的な回路を使用することで、ゲートの遅延に依存せずに休止相のほとんどを隠蔽することが可能になる。論理シミュレーションにより、本手法でゲート数の増大なしに大幅な速度向上が可能なことが実証された。

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記述言語：日本語  

近年の素子技術はスイッチング遅延が1ピコ秒にせまる高速なデバイスを実現しつつある。しかし従来の同期式プロセッサ回路はチップ全体へのクロック分配が必要であり、配線遅延の相対的な増大によるクロックスキューのため、こうした素子を活用できるような高速のクロックを用いることができない。素子の高速性を有効に活用する一つの方法は、プロセッサを非同期式回路で構成することである。非同期式回路は、同期式回路の設計にあるような論理設計とチップ設計の相互依存を排除でき、また、回路を拡張する場合のタイミング設計のやり直しも不要となり拡張性に富むといった利点を持つ。我々は文献で、非同期式制御回路の自動合成手法を提案した。本稿ではまずその概要について述べた後、データバスにおけるレジスタや演算回路の接続を合成する手順を示す。またこの手法を用いた合成システムを試作したので、その構成の概要について述べる。

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記述言語：日本語  

近年の素子技術はスイッチング遅延が1ピコ秒にせまる高速なデバイスを実現しつつある。しかし従来の同期式プロセッサ回路はチップ全体へのクロック分配が必要であり、配線遅延の相対的な増大によるクロックスキューのため、こうした素子を活用できるような高速のクロックを用いることができない。素子の高速性を有効に活用する一つの方法は、プロセッサを非同期式に構成することである。非同期式回路は、同期式回路の設計にあるような論理設計とチップ設計の相互依存性を排除でき、また、回路を拡張する場合のタイミング設計のやり直しも不要となり拡張性に富むといった利点を持つ。我々は文献[6]で、非同期式制御回路の自動合成手法を提案した。本稿では、この手法を用いた自動合成システムのプロトタイプの作成に関して述べる。まず設計の対象とする非同期回路のモデルについて述べ、次に仕様の記述と合成方式の概要、さらにシステムの構成について述べる。

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近年の素子技術はスイッチング遅延が1ピコ秒にせまる高速なデバイスを実現しつつある。しかし従来のプロセッサ回路はチップ全体へのクロック分配が必要であり、配線遅延が相対的に大きくなるためこうした素子を活用できるような高速のクロックを用いることができない[1]。素子の高速性を有効に活用する一つの方法は、プロセッサを非同期式に構成することである。非同期回路は、同期式回路の設計にあるような論理設計とチップ設計の相互依存性を排除でき、また、回路を拡張する場合のタイミング設計のやり直しも不要となり拡張性に富むといった利点を持つ。しかしながら、これまでのところ非同期式プロセッサの設計方法は充分には研究されていない。最近、非同期式プロセッサ設計手法として、プロセッサの各機能モジュールを他のモジュールと通信する独立したプロセスとして記述し、このプロセス記述からMullerのC素子を含むゲートレベルの制御回路を合成する手法が提案されている[3]。しかしこの方法には、生成される回路の自由度が大きすぎ合成やその最適化にコストがかかる、任意の関数が素子として実現できないとMullerモデルの遅延仮定の下では正しく動作しないなどの問題点がある。また合成ためのアルゴリズムが定式化されていない。本稿では、あらかじめ正しく動作することが保証されている基本回路を結合することで、非同期式プロセッサの各機能モジュール制御回路を簡単なアルゴリズムにより合成する一手法を述べる。

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非同期式回路のデータパスを稼働相と休止相の2相で動作させる場合に、次の動作に進む前に本来の機能ではない休止相の完了を待つことは無駄である。本稿では休止相を待たずに次に進むことを許す基本制御モジュールを提案し、従来の制御モジュールをこれに置換することによる高速化を議論する。単純な置換ができない箇所は、依存性グラフの解析により明らかになる。このような箇所においても、付加的な回路を使用することで、ゲートの遅延に依存せずに休止相のほとんどを隠蔽することが可能になる。論理シミュレーションにより、本手法でゲート数の増大なしに大幅な速度向上が可能なことが実証された。In 2-phase delay-insensitive circuits, approximately a half of the processing time is wasted by the second phase called idle phase that does not perform any actual operation. We propose a handshake controller that entables next operations to start without waiting for the completion of the idle phase so that we can reduce the processing time. Replacing a conventional control module simply with the new module is not always allowed because of the dependencies. We solved this problem by using additional AND gates. Logic simulation shows that this method can improve the throughput of circuits without increasing the number of the gates.

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本稿では、非同期式制御回路の新しい合成手法を提案する。本手法は、レジスタ間の転送や演算といった基本的な操作の間に成り立つべき依存関係そのものを仕様とし、それを回路の信号遷移因果関係に直接写像することによって非同期式回路を実現する。そのような依存性をグラフとして表し、このグラフの構造が制御回路の基本構造となる。依存性グラフにおけるノードなど各記述要素に対応した回路素片を用意し、仕様のグラフの各部分をその回路素片で置換することにより、制御回路が合成される。これにより合成の手順が単純になり、またシステムの並列性を自然に引き出す回路が得られる。This paper presents an efficient synthesis method for asynchronous control circuits. The method uses dependencies between atomic operations such as register transfers or arithmetic operations as specifications, and implements asynchronous circuits by mapping directly the dependencies to causalities of signal transitions. The dependencies of a system are described as a graph, and the structure of the graph decides how the control circuit is synthesized. Circuit blocks implementing elements of graphic specifications are presented here. The synthesis is made by mapping the graph elements to the associated blocks. This method is simple and gives highly parallel circuits.

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MullerのC素子と呼ばれる2状態記憶素子は非同期式回路のタイミング制御用にしばしば用いられるが、C素子を用いた組織的な回路構成法に関する研究はこれまでほとんどない。一方、セットリセット型フリップフロップを記憶素子とする非同期式順序回路の構成法は良く知られている。C素子の状態遷移特性はセットリセット型フリップフロップのそれを含むので、C素子を記憶素子として用いる非同期式順序回路の状態変数回路（記憶素子を駆動する論理回路）はセットリセット型フリップフロップを用いた場合よりも一般には常に簡単になる。本稿ではC素子を記憶素子として用いる非同期式順序回路の一構成法を示す。Muller's C-element is a 2 state memory device, that is often used for timing control in asynchronous systems. However there has been nearly no research about logic synthesis using the C-element. On the other hand asynchronous sequential circuit synthesis using the set-reset flipflop is well known. As the state transition set of the C-element is a superset of the set-reset flipflop then we can use the C-element to synthesize asynchronous sequential circuits that, in general, will be simple then those using the set-reset flipflop. This paper describes a method for synthesing asynchronous sequential circuits using the C-element.

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本稿ではまず、プロセッサの非同期的な構成における、効率的な動作の実現法を提案する。従来要求と応答による通信を主体にした非同期回路は、休止相のオーバーヘッドにより効率的な実行を阻まれたが、本稿で提案するモジュールの挿入により論理的な意味を変えずにオーバーヘッドをほとんど打ち消すことができる。さらに、プロセッサの各機能ブロックのプロセスとしての仕様記述から、基本プロセスへの分解による制御回路を合成する手法を提案し、より一般的なデータ信号を含む回路を容易に扱えるようにした。また、上の手法によって基本回路を実現することで、動作の効率的な実行が可能となる。A synthesis method is presented for asynchronous control circuits based on an asynchronous process model. Conventional asynchronous circuits based on communication with request and acknowledge have suffered a significant overhead in performance due to idle phases required for 2-phase operation. We propose a circuit module called "auto-sweeping module" which effectively eliminates the overhead due to the idle phases. We also propose a method for decomposing a process description of a functional block to primitive processes so that the synthesis is made for more general modules including data in it. Implementing these primitive processes to hide idle phases allows circuits to run faster.

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